Reduzierung der Testzeit während des Designs für Testbarkeit

Nemecký jazyk

Reduzierung der Testzeit während des Designs für Testbarkeit

Vydavateľstvo: Verlag Unser Wissen
Rok vydania: 2022
Formát: Paperback
Rozmer: 220 x 150 mm
Jazyk: Nemecký jazyk
ISBN: 9786204420172

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bežná cena: 45.20 €

O knihe

Da die VLSI-Technologie ständig auf kleinere Technologieknoten schrumpft, benötigen wir eine effiziente Testtechnik. Zuverlässigkeit und Testbarkeit sind die wichtigsten Parameter beim heutigen VLSI-Design. Die Verkürzung der Testzeit ist eine große Herausforderung bei der scanbasierten DFT (oder dem Test), da die Sequenz, wenn sie auf eine digitale Schaltung angewendet wird, es automatischen Testgeräten ermöglicht, zwischen dem korrekten Schaltungsverhalten und dem fehlerhaften Schaltungsverhalten zu unterscheiden, das durch Defekte verursacht wird. ATE-Maschinen sind sehr teuer, d.h. (i) eine größere Anzahl von Testmustern erfordert mehr Zeit für die Ausführung, was zu höheren Kosten führt. (ii) mehr Datenarchitektur für kosteneffektive Tests. Ein größeres Mustervolumen erfordert also mehr Speicherkapazität. Ein größeres Mustervolumen erfordert auch mehr Zeit für den Scanvorgang im DUT. Der DFT-Compiler von Synopsys wird zur Erstellung des verifizierten Scan-Designs verwendet. Das ATPG-Tool generiert Vektoren, die das Volumen erkennen können, das mehr Speicherplatz benötigt, was wiederum zu höheren Kosten führt. Das ATPG-Tool generiert später einen Statistikbericht, der uns Informationen zur Fehlerkategorie liefert, die wir interpretieren müssen, um Abdeckungsprobleme zu beheben. Hauptaugenmerk liegt auf der Verbesserung der Testzeit durch die Neuanordnung der Scan-Zellen.