Réduction du temps de test pendant la conception pour la testabilité

Francúzsky jazyk

Réduction du temps de test pendant la conception pour la testabilité

Vydavateľstvo: Editions Notre Savoir
Rok vydania: 2022
Formát: Paperback
Rozmer: 220 x 150 mm
Jazyk: Francúzsky jazyk
ISBN: 9786204420226

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O knihe

Comme la technologie VLSI se réduit continuellement à des noeuds technologiques inférieurs, nous avons besoin de techniques de test efficaces. Aujourd'hui, la fiabilité et la testabilité sont deux paramètres importants dans la conception VLSI. La réduction du temps de test est un défi majeur pour le DFT (ou test) basé sur le balayage, la séquence qui, lorsqu'elle est appliquée à un circuit numérique, permet à l'équipement de test automatique de distinguer le comportement correct du circuit du comportement défectueux du circuit causé par des défauts. Aujourd'hui, les machines ATE sont des machines très coûteuses, c'est-à-dire que (i) plus le nombre de motifs de test est élevé, plus le temps d'exécution est long, ce qui entraîne une augmentation des coûts. (ii) plus d'architecture de données pour un test rentable. Ainsi, un plus grand volume de motifs nécessitera une plus grande capacité de stockage. Un volume de motifs plus important nécessite également plus de temps pour l'opération de balayage dans l'objet sous test. Le compilateur DFT de Synopsys est utilisé pour générer le modèle de balayage vérifié. L'outil ATPG génère des vecteurs qui peuvent détecter le volume nécessitant plus de mémoire pour le stocker, ce qui entraînera un coût plus élevé. L'outil ATPG génère ensuite un rapport statistique qui nous donne des informations sur les catégories de défauts que nous devons interpréter pour déboguer les problèmes de couverture. L'amélioration du temps de test en réorganisant les cellules de balayage est le principal objectif.